[verilog] 4-bit full adder(4비트 전가산기)

0. [verilog] - 4비트 전가산기

1. 풀이

2가지 방법을 활용해서 구현해보았다.

첫 번째는 module instance 라는 방식인데, c언어에서 한번 만든 함수를 재활용하는 것이라 생각하면 된다.

여기서는 half_adder를 만들어 full_adder를 구현하는데 활용되는 것을 볼 수 있다.

두 번째는 behavior방식으로 구현하는 것이다.

carry와 sum에 원하는 값이 나오도록 논리를 만들어주었다.

2. 소스코드

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`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company:  // Engineer:  //  // Create Date:    12:31:39 09/25/2019  // Design Name:  // Module Name:    full_adder  // Project Name:  // Target Devices:  // Tool versions:  // Description:  // // Dependencies:  // // Revision:  // Revision 0.01 - File Created // Additional Comments:  // ////////////////////////////////////////////////////////////////////////////////// module half_adder(A,B,S,C); input A, B; output S, C;   reg S, C;   always @ (A,B) begin     if(A && B)     begin         C = 1'b1;         S = 1'b0;     end     else if(A || B)     begin         C = 1'b0;         S = 1'b1;     end     else     begin         C = 1'b0;         S = 1'b0;     end   end   endmodule     module full_adder(A,B,Cin, Cout, S);     input A, B, Cin;     output S, Cout;          //module instantiation //    wire w1, w2, w3; //    half_adder U1 (A, B, w1, w2); //    half_adder U2 (w1, Cin, S, w3); //    assign Cout = w2|w3;          //Behavioral level modeling     reg S, Cout;     always @ (A,B,Cin)     begin         if(A&B || A&Cin || B&Cin)             Cout = 1'b1;         else             Cout = 1'b0;         if(A^B^Cin)             S = 1'b1;         else             S = 1'b0;              end        endmodule Colored by Color Scripter

cs

3. 참고

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