[verilog] decoder 3 to 8

0. [verilog] - decoder

들어온 입력에 따라 출력을 다르게 

1. 풀이

case문을 활용해서 입력의 모든 경우를 출력과 연결해주었다.

입력의 bit는 3으로 총 경우의 수는 2^3=8가지이다.

2. 소스코드

module decoder(A,B,C,O);
input A;
input B;
input C;
output reg [7:0] O;
 
always @(*)
begin
    case({C,B,A})
        3'b000 : O = 8'b00000001;
        3'b001 : O = 8'b00000010;
        3'b010 : O = 8'b00000100;
        3'b011 : O = 8'b00001000;
        3'b100 : O = 8'b00010000;
        3'b101 : O = 8'b00100000;
        3'b110 : O = 8'b01000000;
        default : O = 8'b10000000;
    endcase
end
endmodule

3. 참고

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