[verilog] SIPO Regiset 4-bit(Serial input Parallel Output)

0. [verilog] - SIPO Register 4-bit

d filp-flop을 활용하여 직렬입력/병렬출력 레지스터(SIPO Register)를 구현하였다.

1. 풀이

clk신호마다 한비트씩 데이터를 이동해주었다. 입력은 data_in으로 받아 q[3]에 저장해주었다.

입력은 한쪽에서만 들어오는 방식이다.

2. 소스코드

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module sipo4(clk,reset,data_in,q); input clk, reset, data_in; output reg [3:0] q;   always @ (negedge reset or posedge clk) begin     if(~reset)         q <= 4'b0000;     else begin         q[2:0] <= q[3:1];         q[3] <= data_in;     end end   endmodule Colored by Color Scripter

cs

- Testbench

`timescale 1ns / 1ps
 
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   00:07:56 12/16/2020
// Design Name:   sipo04
// Module Name:   D:/Xilinx/notebook/zip/Lab_06/sipo04/tb.v
// Project Name:  sipo04
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: sipo04
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
 
module tb;
 
    // Inputs
    reg clk;
    reg resetn;
    reg data_in;
 
    // Outputs
    wire [3:0] q;
 
    // Instantiate the Unit Under Test (UUT)
    sipo04 uut (
        .clk(clk), 
        .resetn(resetn), 
        .data_in(data_in), 
        .q(q)
    );
 
    initial begin
        // Initialize Inputs
        clk = 0;
        resetn = 1;
        data_in = 0;
 
        // Wait 100 ns for global reset to finish
        #100;
    end
    
    always begin
        #1 clk = ~clk;
    end
    
    always begin
        #2 data_in = ~data_in;
    end
      
endmodule
 
 

3. 참고

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