[verilog] 비동기 입력을 동기 입력으로 변환(asynchronous to synchronous)

0. [verilog] - 입력 동기화

1. 풀이

입력을 동기화 시키는 모듈을 만들어주는 과제였다.

최대한 간단하게 구현하려 노력하였고, delay라는 추가적인 reg형 변수를 선언해 한 주기 동안에만 출력이 동기화 되도록 구현해주었다.

2. 소스코드

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module input_sync(clk,sw,in_syn); input clk,sw; output reg in_syn;   reg delay;   always @(negedge clk) begin     delay <= sw;     in_syn <= sw&~delay; end   endmodule

cs

3. 참고

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